Implementation and evaluation of side-channel attack countermeasures for FPGAs

Abstract

Μέχρι και σήμερα, οι επιθέσεις πλευρικού καναλιού αποτελούν μια κρίσιμη απειλή για τις κρυπτογραφικές εφαρμογές σε FPGA, εκμεταλλευόμενες διάφορα φυσικά φαινόμενα, όπως η κατανάλωση ισχύος και η δραστηριότητα δρομολόγησης, τα οποία συχνά ευθύνονται για την ακούσια διαρροή ευαίσθητων πληροφοριών κρυπτογραφικών λειτουργιών. Ως εκ τούτου, στην παρούσα διατριβή προτείνεται μια πρακτική και εργαλειοκεντρική μεθοδολογία, η οποία στοχεύει στην ενίσχυση της αντοχής πλευρικού καναλιού ενός σχεδιασμού AES που υλοποιείται σε ένα FPGA Xilinx Artix-7. Αρχικά, μια υλοποίηση πυρήνα AES σχεδιάζεται σε μια ειδική περιοχή στην πλακέτα FPGA για να περιέχει τη δρομολόγησή της, δημιουργώντας έτσι μια σταθερή βασική υλοποίηση AES, η οποία θα αποτελέσει σημείο αναφοράς για την κατασκευή δομημένων γεννητριών θορύβου. Όλες οι γεννήτριες θορύβου και οι παραλλαγές τους κατασκευάζονται από πρότυπα Look-Up Table (LUT), που χρησιμοποιούνται ως Shift Register LUTs (SRLs) και εισάγονται σε προδιατεθειμένες διαθέσιμες περιοχές μεταξύ των λειτουργιών AES μέσω RapidWright. Συνολικά έχουν παραχθεί τέσσερα διαφορετικά χωρικά μοτίβα τοποθέτησης, το καθένα με τρεις τυχαίες παραλλαγές θορύβου, που αντιστοιχούν σε δώδεκα μεμονωμένες γεννήτριες θορύβου. Στη συνέχεια, κάθε εφαρμογή προγραμματίζεται σε μια πλακέτα CW312-A35, όπου καταγράφονται χιλιάδες ίχνη ισχύος χρησιμοποιώντας ένα ChipWhisperer Husky με σκοπό μια σειρά επιθέσεων πλευρικού καναλιού. Εν τέλει, η Ανάλυση Ισχύος Συσχέτισης (Correlation Power Analysis CPA) αποδεικνύει περαιτέρω ότι η δομημένη τοποθέτηση θορύβου αυξάνει τον αριθμό των ιχνών που απαιτούνται για την επιτυχή ανάκτηση κλειδιών, αποδεικνύοντας έτσι την αποτελεσματική χρήση τους ως αντίμετρα απόκρυψης, που ταιριάζουν άψογα σε οποιοδήποτε υπάρχον σχέδιο FPGA και βελτιώνουν την ασφάλεια του υλικού σε πραγματικές εφαρμογές.