Development of a soft error vulnerability analysis framework for FPGA devices

Abstract

Καθώς το μέγεθος των χαρακτηριστικών των FPGA κινείται επιθετικά στην περιοχή των νανομέτρων, τα μεμονωμένα σφάλματα αναμένονται να γίνουν μείζον ανησυχία για την αξιοπιστία των SRAM FPGA. Λόγω των περιορισμένων πληροφοριών που παρέχουν οι κατασκευαστές των FPGA για την ευπάθεια των FPGA κυκλωμάτων σε παροδικά σφάλματα, η ακαδημαϊκή κοινότητα απαιτεί εργαλεία ανάλυσης των SEU, ώστε να αναπτυχθούν τεχνικές μετρίασης τους. Από την άλλη, πρόσφατα έχουν προταθεί εργαλεία CAD ανοιχτού λογισμικού, όπως το RapidSmith και το Torc που σε αντίθεση με κλασσικά εργαλεία CAD ανοιχτού λογισμικού, υποστηρίζουν πραγματικά FPGA χωρίς όμως να παραβιάζουν τα πνευματικά δικαιώματα των κατασκευαστών. Στην εργασία αυτή παρουσιάζουμε ένα πακέτο εργαλείων ανοιχτού κώδικα για την ανάλυση της ευπάθειας των Xilinx FPGA σε παροδικά σφάλματα. Το προτεινόμενο πακέτο εργαλείων θα επιτρέψει στους ερευνητές να αξιολογούν τους SEU αλγόριθμους αξιοπιστίας και να εκτιμούν την ευπάθεια των κυκλωμάτων σε παροδικά σφάλματα σε πρώιμα στάδια της υλοποίησης τους για τις πιο πρόσφατες αρχιτεκτονικές της Xilιnx. Επίσης έχει αναπτυχθεί ο simulated-annealing αλγόριθμος τοποθέτησης στο περιβάλλον του Rapidsmith, όπου παρείχε μόνο ένα τοποθετητή τυχαίας επιλογής, ώστε να αξιολογηθεί η προτεινόμενη μέθοδος ανάλυσης της ευαισθησίας του κυκλώματος μετά την τοποθέτηση του. Για τη επίδειξη του πακέτου ανάλυσης της ευαισθησίας των κυκλωμάτων έχουν εκτελεστεί μία πλούσια πληθώρα πειραμάτων. Η εργασία συγκρίνει το πόσο προσεκτικά είναι διάφορα εργαλεία packing/mapping (VTR και εργαλεία της Xilinx) και διάφοροι τοποθετητές (simulated annealing και Xilinx τοποθετητές) στα παροδικά σφάλματα. Τα αποτελέσματα της ευαισθησίας από την προτεινόμενη μέθοδο έχουν αξιολογηθεί, συσχετίζοντας τα με τα αποτελέσματα από την αναφορά της ευαισθησίας από την Xilinx.